Introduction_verilog

Verilog 基礎 - 陳鍾誠的網站

http://ccckmit.wikidot.com/ve:basic

Verilog 或 VHDL 都是設計數位電路硬體用的語言，
因此與那些軟體語言有某種程度上的不同，其中最重要的幾個特性如下：

Concurrent v.s. Sequential
Blocking v.s. Nonblocking
Delayed evaluations v.s. Delayed assignments

這些特性是在學習Verilog語言時，必須要特別注意的，
一但能清楚的分辨這些特性之後，
您就可以從「軟體設計領域」跨入「硬體設計領域」了